Synopsys Design Compiler

Synopsys Design Compiler

Verilog, VHDL ve Sistem Verilog'u IC üretimi için GDSII maskesine derlemek için ASIC mantık sentezi yazılımı.
Synopsys, sentez ve fiziksel uygulama akışının iki kat hızlanmasını sağlayan Design Compiler 2010 sunar.RTL tasarımcıları, kat planı sorunlarını erken belirlemek ve düzeltmek için kat planı keşfi yapabilirse bunu yapabilirler.
synopsys-design-compiler

İnternet sitesi:

Kategoriler

Herhangi bir lisansa sahip tüm platformlar için Synopsys Design Compiler'a alternatifler

Scriptum

Scriptum

Scriptum, Windows ve Linux üzerinde çalışan VHDL ve Verilog tasarımına odaklanan ücretsiz bir metin editörüdür.Sekme sayfaları ile birleştirilmiş çoklu belge penceresi arayüzü kullanarak VHDL, Verilog ve diğer dil dosyalarını düzenlemek için kaygan bir ortam sunar.
Synplify Pro

Synplify Pro

Xilinx ve Altera gibi FPGA'lar için jenerik FPGA sentezi ön ucu.